`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/06/21 11:33:41
// Design Name: 
// Module Name: Clk_Dif2Sig
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module Clk_Dif2Sig
	(
		input i_clk_p,
		input i_clk_n,
		output o_clk
	);
	wire sys_clk_s;
	IBUFDS #
	(
	   .DIFF_TERM("FALSE"),       // Differential Termination
	   .IBUF_LOW_PWR("FALSE"),     // Low power="TRUE", Highest performance="FALSE" 
	   .IOSTANDARD("DEFAULT")     // Specify the input I/O standard
	) 
	IBUFDS_inst 
	(
	   .O (sys_clk_s),  // Buffer output
	   .I (i_clk_p),  // Diff_p buffer input (connect directly to top-level port)
	   .IB(i_clk_n) // Diff_n buffer input (connect directly to top-level port)
	);
	BUFG    BUFG_inst 
    (
       .O(o_clk ), // 1-bit output: Clock output
       .I(sys_clk_s )  // 1-bit input: Clock input
    );
	endmodule
